Fakultet tehničkih nauka

Predmet: Projektovanje elektronskih uređaja na sistemskom nivou (17.EM458)

Matične organizacione jedinice predmeta: Departman za energetiku, elektroniku i telekomunikacije
Osnovne informacije:
 
Kategorija Naučno-stručni
Uža naučna oblast Elektronika
Multidisciplinarna Ne
ESPB 6
Cilj:

Sticanje znanja iz oblasti projektovanja ugrađenih elektronskih uređaja na sistemskom nivou. Korišćenje standardnih jezika, tehnika i alaza za uspešno projektovanje uređaja na sistemskom nivou.

Ishod:

- sposobnost razvijanja modela celokupnog elektronskog sistema u nekom od standardnih jezika za modelovanje na nivou sistema - sposobnost progilisanja i optimizovanja perfomansi sistema u skladu sa zadatim ciljevima - sposobnost verifikacije projektovanog sistema na sistemskom nivou

Sadržaj:

Metodologije dizajna na sistemskom nivou. Modeli izračunljivosti koji se koriste na sistemskom nivou: konačni automati, tokovi podataka, mreže procesa. Jezici koji se koriste za modelovanje na sistemskom nivou: MATLAB, SystemC, SpecC. Modelovanje na sistemskom nivou: modelovanje na nivou transakcija (TLM) za komunikaciju, modelovanje procesora i operativnih sistema za rad u realnom vremenu. Specifikacija, profilisanje i analiza HW/SW sistema. Kodizajn hardvera i softvera. System-Level dizajn metodologije i alati za: deljenje, vremensko raspoređivanje zadataka i sintezu komunikacionih kanala. Sinteza hardvera na visokom nivou. System-Level dizajn uređaja sa niskom potrošnjom energije. Verifikacija sistema na sistemskom nivou: verifikacija bazirana na simulaciji, verifikacija bazirana na formalnim tehnikama, koverifikacija hardvera i softvera.

Metodologija izvođenja nastave:

Predavanja. Računarske vežbe. Konsultacije.

Literatura:
Autori Naziv Godina Izdavač Jezik
B. Bailey, G. Martin, A. Piziali ESL Design and Verification - A Prescription for Electronic System Level Methodology 2007 Morgan Kaufmann Engleski
D. D. Gajski, S. Abdi, A. Gerstlauer, G. Schirner Embedded System Design: Modeling, Synthesis, Verification 2009 Springer Verlag Engleski
M. Fujita, I. Ghosh, M. Prasad Verification Techniques for System Level Design 2008 Morgan Kaufmann Engleski
Formiranje ocene:
Predmetna aktivnost Predispitna Obavezna Broj poena
Predmetni projekat Da Da 50.00
Složeni oblici vežbi Da Da 20.00
Teorijski deo ispita Ne Da 30.00
Izvođači nastave:
Laboratorijske vežbe
Predavanja
Predavanja