HARDVERSKA IMPLEMENTACIJA RISC-V PROCESORA SA PROTOČNOM OBRADOM KOJA PODRŽAVA RV32IM SKUP INSTRUKCIJA

Nemanja Milić

doi:10.24867/26BE11Milic

Nemanja Milić

DOI: https://doi.org/10.24867/26BE11Milic

Ključne reči: RV32I, RV32IM, protočna obrada, Booth-4 algoritam, DSP, Zybo, skup insrukcija

Apstrakt

Ovaj rad ukratko opisuje implementaciju RV32IM skup instrukcija koji podržava pet faza protočne obrade uz detekciju hazarda. Korištene su uobičajene faze protočne obrade: IF, ID, ЕXE, MEM i WB. Polazna tačka rada je bila inicijalna verzija RV32I procesora. Nastavilo se sa implementiranjem kompletnog I skupa instrukcija. Nakon toga je dodat i M skup instrukcija. Za implementaciju M skupa instrukcija, uzeta su u obzir dva načina pristupa realizacije. Prvi način koristi Booth-4 algoritam, a drugi DSP blokove sa Zybo ploče za instrukcije množenja. Oba pristupa daju iste logičke rezultate, a razlika je u performansama. Rad se završava sa upoređivanjem perfomansi procesora RV32I sa RV32IM (Booth-4 algoritam i DSP).

Reference

[1] https://en.wikipedia.org/wiki/RISC-V, pristupljeno septembar 2023.
[2]https://www.elektronika.ftn.uns.ac.rs/napredni-mikroprocesorski-sistemi/wp-content/uploads/sites/103/2018/03/Vezba1_Uvod_u_RISC-V_arhitekturu.pdf , pristupljeno septembar 2023.
[3] D. Patterson, "Reduced Instruction Set Computers Then and Now Computer, vol. 50, no. 12, pp. 10-12, 2017.
[4]https://en.wikipedia.org/wiki/Booth%27s_multiplication_algorithm, pristupljeno avgust 2023.
[5]https://www.xilinx.com/htmldocs/xilinx2017_4/sdaccel_doc/uwa1504034294196.html, pristupljeno jul 2023.